CENTRO DE FORMACIÓN
MODALIDAD
- Presencial
DURACIÓN
- 24 horas
LUGAR DE IMPARTICIÓN
- Madrid
DOCENTES
- No disponible
Sentar las bases para el trabajo eficiente usando la metodología UVM. En la primera parte del curso se comienza con un repaso de SystemVerilog suponiendo conocimientos previos de Verilog. La segunda parte estable los conceptos de UVM y desarrolla el conjunto de pautas y prácticas recomendadas para desarrollar bancos de pruebas (testbenches) eficientes.
Parte I: Introducción a SystemVerilog
- Verificación de los sistemas digitales en la actualidad
- Del verilog al systemVerilog. Mejoras con respecto a Verilog
- Tipos de arrays: multidimensionales, asociativos dinámicos, colas y ligado a su uso el concepto de scoreboard
- Concurrencia, “threads” y comunicación entre procesos: fork, join, disable, eventos, semáforos, mailboxes.
- SVA (system Verilog assertion language)
- RCSG: Random constraint stimulus generation
- Code Coverage and functional coverage
- System verilog OOP básico. Uso de Packages
- Metodología de trabajo: vPlan, regresiones, bug reporting y bug tracking. Tests dirigidos, tests randomizados, inyección de errores, stress.
Parte II: UVM básico
- Conceptos básicos de UVM (Universal Verification Methodology).
- Estructura de test: Interfaces. Uso de los Interfaces en los bancos de prueba, uso de clcocking blocks.
- System verilog OOP avanzado
- “Transactions and sequences”
- “drivers and sequencers”
- “Monitors and agents”
- “Coverage collectors”
- “Scoreboard and enviroment”
- “Configuration and Factory”
- “UVM tests and complex sequences”
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